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查看: 3374|回复: 4

请问在仿真时如何同时启动verilog写的模块和c写的参考设计

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发表于 2009-5-3 15:15:13 | 显示全部楼层 |阅读模式

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请问在仿真时如何同时启动verilog写的模块和c写的参考设计,我只知道是先用shell产生testcase,之后如何让他们同时运行并比较结果呢,就是让整个过程自动化,非常想知道,希望高手给点指点,多谢了
发表于 2010-1-1 18:40:32 | 显示全部楼层
发表于 2010-1-4 22:20:21 | 显示全部楼层
同求。。。
发表于 2010-1-6 13:34:39 | 显示全部楼层


请问在仿真时如何同时启动verilog写的模块和c写的参考设计,我只知道是先用shell产生testcase,之后如何让他们同时运行并比较结果呢,就是让整个过程自动化,非常想知道,希望高手给点指点,多谢了
yinmingxue 发表于 2009-5-3 15:15



testbench结构是怎样的呢?
如果把verilog 模块和c reference model都连接到driver上,那么,在testbench中启动driver时,激励就自动加到verilog模块和c model上了,他们自己就应该运行并输出结果,至于怎么比较,就看你怎么做啦

本人低脚,多多讨论
发表于 2013-5-19 22:19:14 | 显示全部楼层
具体怎么做??
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