Synopsys已经宣布了SystemC是末路黄花

jjw3310

I agree!

loveineda

原帖由 fwang 于 2004-4-13 08:42 发表

                               
登录/注册后可看大图

先用高级语言（比如C语言）进行设计，再转为硬件描述语言的设计在很多场合，特别是软硬件协同设计时都在用
因为毕竟软件工程师对硬件的东西知道太少，而C语言对于软件和硬件工程师都是熟悉的，而且Verilog本身就是从 ...

总觉得你没说到点子上！！

loveineda

原帖由 liuzhenyu73 于 2006-11-12 10:35 发表

                               
登录/注册后可看大图

我认为行为级设计超过RTL级设计本身意味着人工智能的彻底实现。如果那一天真的来临，我们都可以被淘汰。

顶！！有同感！！

loveineda

原帖由 axby 于 2007-4-14 06:30 发表

                               
登录/注册后可看大图

没比verilog强到哪

看看＜writting testbench>再来发言好不！！！？？？

loveineda

原帖由 loisfun 于 2007-9-24 10:45 发表

                               
登录/注册后可看大图

呵呵，我是北大的学生，现在在展讯实习

好像synopsys和很多公司、学校的关系都不错啊

北大有开发龙芯的是吧！！ＦＰＧＡ能开发了没？？？

这个人好象觉得自己是北大的很了不起嘛，北大在信息科技方面，俺认为是个３流还靠后的学校，切勿招摇！！！！！

loveineda

感觉很多人都没说到点子上啊！！！！！！
当然我现在也不能！！

wwh_nuaa

支持SV

坐等红杏

原帖由 老扁 于 2004-4-9 09:23 发表

                               
登录/注册后可看大图

Synopsys自己宣布了他们的BC和SystemC Compiler的末日。
通过10年来的市场验证，行为级设计编译不受用户欢迎，包括SystemC。
Synopsys已经将注意力转移到大力支持systemverilog上了。
俺个人认为这个方向是正确的，s ...

说得有些道理，谁知道以后怎么发展呢？

wsrfyxy

有什么区别没有啊

gaolijian22

顶一个