请问如何将综合后的电路图转换为HSPICE能识别的网表

hvpower · 发表于 2009-4-30 18:05:53

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我用VERILOG写了一个控制逻辑综合和仿真都过了现在想用把它最后综合出来的RTL 转换为HSPICE能识别的网表就是晶体管级电路请问用什么软件了？？是不是还需要对用的工艺库来进行转换？？？

baixf · 发表于 2009-4-30 18:39:30

HSIM的v2s
Calibre的v2lvs
应该都可以的
配合标准单元的晶体管级网表

hvpower · 发表于 2009-4-30 19:28:18

哦我是用SYNPLIFY综合的综合的时候有很多器件类型是不是自己添加自己的元件库了我自带就是XILINX和ACTEL这些的器件
不同的器件综合出来的RTL代码不一样怎么解决了？？要自己用自己的元件库？？

[ 本帖最后由 hvpower 于 2009-4-30 19:54 编辑 ]

MOSFET · 发表于 2009-5-1 20:11:07

FPGA 是针对固定器件的综合
你还是用ASIC综合工具吧

hvpower · 发表于 2009-5-1 20:58:33

ASIC的综合工具都有哪些了了？有没有PC版本的

MOSFET · 发表于 2009-5-2 14:17:31

Design Compiler

dxk2008 · 发表于 2009-5-4 12:26:54

好东西，看看

laxbeibei · 发表于 2011-8-17 17:27:26

很好，谢谢

conghung2012 · 发表于 2012-5-2 10:49:31

先装个calibre2008试试。

peterlin2010 · 发表于 2012-5-4 09:09:46

1. 先確定你有 cell library spice ..如果SYNTHESIS 一個你沒SPICE AOI
你如何跑??

2. synthesis PC
2000.05 design compiler => 難找到
synplify asic
examplar => mentor 有一套 LeonardoSpectrum

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