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楼主: wapoca

cadence creating a verilog netlist for a schematic

发表于 2012-1-11 10:26:21 | 显示全部楼层

看起來不錯感謝分享

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发表于 2012-6-21 16:48:39 | 显示全部楼层

正好想學習這方面的知識，謝謝大大的分享。

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发表于 2012-6-21 17:16:01 | 显示全部楼层

爲什麽出來的.v格式不對呢

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发表于 2012-6-21 17:41:12 | 显示全部楼层

学习一下

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发表于 2012-10-30 19:32:47 | 显示全部楼层

try it tomorrow

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发表于 2012-10-31 19:31:53 | 显示全部楼层

帮了大忙，谢谢lz！

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发表于 2013-4-15 10:52:01 | 显示全部楼层

先看看谢谢了

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发表于 2013-6-4 15:42:24 | 显示全部楼层

试试看，多谢lz

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发表于 2013-8-1 09:06:06 | 显示全部楼层

谢谢楼主分享

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发表于 2013-12-10 14:57:50 | 显示全部楼层

zhege是干什么的？

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