在做采样保持电路遇到的问题，望高手指点迷津

sunery · 发表于 2009-4-28 17:28:39

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输入信号47M

输入信号25M

各位大侠，小弟现在在做采样保持电路，100M的采样速率下，出来的波形图如上图所示，第一图是输入信号为47M时的图，第二图是输入信号为25M时的图，可以看出左面的台阶和右面的台阶不太一样，为什么啊？还有台阶不是很平，有尖锋，而且随着输入电压增大剑锋变得越明显，这又是为什么呢？忘高手指点，谢谢！

[ 本帖最后由 sunery 于 2009-4-28 19:52 编辑 ]

zhanweisu27 · 发表于 2009-4-28 21:08:07

how bout its setting time, SNR, SFDR??

JTR6907 · 发表于 2009-4-30 13:41:52

为什么没有清零项

sunery · 发表于 2009-4-30 21:19:44

原帖由 zhanweisu27 于 2009-4-28 21:08 发表

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how bout its setting time, SNR, SFDR??

感觉到建立时间够了，但是SFAR还是60多，可能是运放增益比较低的缘故吧？

navy_wuhaijun · 发表于 2009-5-1 08:28:10

好像你的是有问题的，有脉冲应该是相位太小吧

dgylablab · 发表于 2009-5-1 21:48:18

好，谢谢！

sunery · 发表于 2009-5-2 00:24:05

原帖由 navy_wuhaijun 于 2009-5-1 08:28 发表

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好像你的是有问题的，有脉冲应该是相位太小吧

这位朋友，很感谢你的解答，你说的没错，调高相位裕度后整个电路有改善，但是在我反复调整以后SFDR还是在60多70左右，我觉得是增益比较低吧，还有开关（主要是CMOS开关）不理想，NMOS和PMOS不匹配造成这样的结果吧，因为我的bootstrapped开关SFDR有90多DB100DB左右样子吧。另一个重要问题是现在已经解决了采样后曲线上半部分台阶很平但是下半部分却呈现台阶不平有尖峰的情形，这是造成SFDR比较低的原因之一吧，我现在没弄明白出现这种情况的原因是什么，是输出摆幅上下不对称的原因吗？望高手指点迷津，谢谢！

txling090024010 · 发表于 2015-4-11 15:51:19

楼主，我想问问你怎么调的bootstrapped开关SFDR达到100dB,多谢了，因为我现在真的很困惑，拜托

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