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查看: 3923|回复: 4

关于OVL的问题,请斑竹和高手们来帮个忙啊!!

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发表于 2009-4-13 15:39:35 | 显示全部楼层 |阅读模式

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最近看一本书里面关于verilog断言的讲解,而在modelsim中看到了有一个文件夹verilog_SRC 下面的std_ovl,是关于断言的库(个人觉得可能是)。可是按照书中的方法,在verilog程序中写入断言后,加入测试的testbench,结果modelsim却不认,可是上面的文件夹中明明有相关命令的描述啊。
请问各高手有谁知道该怎么作啊?是不是因为这个库并没有编译之类的?应该怎么弄啊?
 楼主| 发表于 2009-4-13 15:41:45 | 显示全部楼层
还有,在本网站中搜到了相关的网页,可是断言写在了testbench中,而且,看了半天也不明白,有没有高手详细解释一下啊??拜托了!!
发表于 2009-4-13 16:58:01 | 显示全部楼层
命令是怎么说的
vlog +define+OVL_VERILOG
 楼主| 发表于 2009-4-15 09:36:14 | 显示全部楼层
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发表于 2009-4-21 23:26:43 | 显示全部楼层
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