有关乘法器、加法器的问题

prguo · 发表于 2004-3-19 09:54:47

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乘法器、加法器直接使用了Verilog语言中的乘法、加法算术运算符，由于频率不是很高，
FPGA验证通过。不知在Asic中，这样的写法可不可行。因为我自己用超前进位写的加法器
和用Booth算法写的乘法器综合出的面积都比用Verilog语言中的乘法、加法算术运算符写
出的代码综合出的面积要大。请问大家是怎么解决的。

老扁 · 发表于 2004-3-19 12:33:39

如果速度不高，你写的算法绝对没有综合工具的好。
但你说的面积大也许是合理的，因为你的算法是快速算法的话，肯定比低速算法面积大。
主要看你的工作频率。如果频率很低建议直接用综合结果，因为它是先用低速算法，满足不了速度的话再逐步用高速算法的。

prguo · 发表于 2004-3-19 14:11:36

多谢老扁先生

hamandu · 发表于 2004-4-20 20:59:44

我想问一下，超前进位加法器典型的延时大约是多少？如果用Verilog语言中的乘法、加法算术运算符，用Xilinx的Virtex2实现时最高能到多少MHz？
谢谢

goodhope · 发表于 2004-4-21 12:49:16

The typical delay for PPA is (2 XOR+ logN * AOI)

hotcoco · 发表于 2004-4-22 23:19:29

能解释一下吗：）

goodhope · 发表于 2004-4-24 11:27:14

我谈的是PPA(Parallel-Prefix Adder)延迟估计：前后段各需一个XOR，中间有log(N)级AOI(or OAI)延迟。

kingmemory · 发表于 2004-4-26 09:45:44

Booth算法做16*16需要多少门啊？

风再起 · 发表于 2004-5-1 23:31:11

加法在FPGA中的实现和ASIC有所不同，因为常用的FPGA都有进位链，其延时非常小。所以加法推荐直接使用加号，让综合工具自己处理、优化，乘法可以使用FPGA中的DSP单元

bobo1982 · 发表于 2006-7-2 11:23:07

你的设计在综合时肯定要进行优化
根据不同的要求综合出来的肯定不同
就象上面有位老兄说的如果是高速设计的话
就要牺牲面积了

有关乘法器、加法器的问题

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