请教PLL电容太大如何集成

ivychou · 发表于 2009-3-13 10:45:18

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我正在设计一个PLL，参考频率是1M，要实现130M到300M的整数分频，使用无源滤波器，计算出来滤波器的电容要200pf，想要集成在芯片里面面积太大了，设计了一个电容倍乘电路，但是效果不好，输出频率会漂移，有没有人设计过这个电路？能否指点一下设计的关键点？或者有没有其他方法可以减小这个电容？我用spectre工具仿真，速度好慢，仿真要两天才能锁定，有没有其他的方法可以快速仿真，而且分析相位噪声用pss和pnoise很难收敛，有没有其他方法呢？我目前只会这一种方法，希望高手指点一二。不胜感激

depend135 · 发表于 2009-3-13 18:14:42

你得通过调整环路参数来降低这个电容，例如减Icp,kvco，放宽环路带宽啦。电容比b减小一点啦，这都会对相噪产生影响，这也许是必须承受的，要么做到片外，这样环路参数选择就不会太被这个电容的面积束缚住。
keshuliu的文章是不是看过了？没怎么做过电容倍乘电路，怕相噪会被里面的运放影响。
整个环路仿真时PSS跑不动吧，只能跑跑tran了，tran也许要挺久，结合verilogA能稍稍快点。相噪只能通过matlab算算仿仿了，还行吧，挺准的。整数分频的话也不会有CP非线性的噪声折叠。
听说现在spetre集成了个专门跑PLL相噪的。