关于Verilog 编程的一些问题及 ISE 使用的问题，请高手帮忙回答

zqhardwork · 发表于 2009-3-12 22:40:52

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大家好，
我最近在写一个Project时，对输出的数据做一个移位循环，但是我从Modelsim 中来看，输出的数据并没有做移位循环，我想问下，可不可以对定义的数据同时做移位处理，谢谢

另外，本人在用Schematc 完成结构描述后，进行仿真出现错误，错误表明的是Schematic 中使用的元件在仿真库中没有，想请问下，这个该怎么解决，谢谢

opqr216 · 发表于 2009-3-13 10:05:48

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frnk · 发表于 2009-6-20 00:49:34

应该是library 还没
compile 吧

tjsunny · 发表于 2009-6-20 08:11:44

先在Modelsim下编译仿真库

opqr216 opqr216 当前离线积分 75 头像被屏蔽	发表于 2009-3-13 10:05:48 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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