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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Verilog HDL 实例源代码精华

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楼主: yuedx

Verilog HDL 实例源代码精华

发表于 2010-2-5 16:05:56 | 显示全部楼层

非常感谢

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发表于 2010-2-15 16:53:39 | 显示全部楼层

好文章,好帖子!谢谢

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发表于 2010-2-15 16:55:09 | 显示全部楼层

Thank you yuedx!

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发表于 2010-2-26 15:46:56 | 显示全部楼层

没有直接的程序啊

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发表于 2010-2-28 21:42:17 | 显示全部楼层

thanks

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发表于 2010-2-28 22:02:43 | 显示全部楼层

thanks

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发表于 2010-3-1 22:30:27 | 显示全部楼层

very good

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发表于 2010-3-3 21:26:21 | 显示全部楼层

thank you for sharing.

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发表于 2010-3-3 22:17:02 | 显示全部楼层

来点新鲜的就好了

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发表于 2010-3-4 11:00:45 | 显示全部楼层

GOOD, VERY THANKS

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