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PLL与晶振的选择

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nowich
发表于 2008-12-5 19:08:50 | 显示全部楼层 |阅读模式

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在dvb-c的解调芯片中，主时钟是28.8MHz，可是晶振的输入也是28.8MHz，为什么这样设计？
直接将晶振输入作为主时钟不可以吗？

是不是考虑到芯片内有倍频应用的关系？

请大家指教！  谢谢！
设计, 芯片

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