影响FPGA设计中时钟因素的探讨

zhaogang_20004 · 发表于 2008-11-26 21:42:22

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时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。

zmdcyp · 发表于 2008-11-27 00:12:45

看一看，谢谢楼主

dante5323 · 发表于 2008-11-27 00:15:46

這些資料都是對我學習有幫助的，沒有載太可惜了。

lufeng21cn · 发表于 2008-11-28 11:37:17

学习一下，谢谢楼主的好东西

feitengyu · 发表于 2008-11-28 18:01:39

最近在研究多谢楼主提供的好资料

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