请教PLL倍频问题

firefoxwdd · 发表于 2008-11-21 23:03:26

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之前用的是12MHZ的晶振，比较容易得到192MHZ的时钟信号
现在改为7.6MHZ，要求Mdiv[5:0], Ndiv[5:0]
请问能用PLL倍频得到192MHZ的信号么？
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niulinux · 发表于 2008-12-15 00:11:55

这个去找本书看看比较好

petadev8 · 发表于 2008-12-15 10:00:31

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chentiejian · 发表于 2009-1-2 20:00:43

有难度。192/7.6=480/19,还是可以实现的

icwalker · 发表于 2009-1-6 10:57:11

PLL工作原理是先倍频在降频。
12M到192M，直接倍频，VCO可以做到192M就可以了。
如果输入是7.6M，192/7.6=480/19， PLL得先倍频480倍到3.648G。
你这个PLL没有这么大本事吧？

yuanpin318 · 发表于 2009-1-6 14:08:32

used in FPGA or ASIC? If ASIC, it's not possible except that you have PLL ip.

liulanghan · 发表于 2009-1-8 11:14:23

使用FPGA实现：2个PLL级联，第一个PLL7.6X20/19=8MHz，第二个PLL8X24=192MHz

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