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本帖最后由 andyjackcao 于 2011-5-22 18:29 编辑
今天来的人有四个，ESD牛人有柯明道，E.Rosenbaum
我问了柯教授几个问题：
A，ESD 金属BUS线的宽度该怎么制定才合理，有没有什么准则？
柯：一个长5000u-8000u的IC，地和电源各走50u到80u，就足够了；
ME: 任意一个PAD到POWER/GND的电阻要小于1ohm或者更小
B，ESD的电源（或地）线，与IC内部的电源（或地）线需不需要分开？
柯：如果有面积，最好是分开；
C，顺态检测电路是利用导通模型放电，那SAB(silicide Block) DCG(漏栅间距） SCG（源栅间距），
还需要考虑吗？
柯：需要，SAB可防止尖峰放电，DCG，SCG，也会让热量散发更为均匀
ME：顺态检测电路，可以提高MOS管的G电压，降低VT1；DCG，SCG，SAB都可在MOS的S/D增加镇流电阻，让MOS管放电更加均匀；
D，SCR结构，如何从工艺个的参数评估，以确定这个新的工艺是否做SCR结构？
柯：让带工厂给出所有的参数。
ME：可以MPW，国内有做TLP实验室，58所/浙江大学就有
F，IC芯片级的ESD，与系统级的ESD有什么关系？在设计IC时，应如何把握芯片；
让IC的系统级也会比较高？
柯：IC的芯片级ESD与系统级的ESD，没有必然联系。
在设计IC时就考虑系统级问题，还比较复杂，IC的布局会影响系统级的问题
G，IC的Bybass电容该加多少，因为书上说，Bybass电容加了后，对IC的芯片级ESD，或者
系统级的ESD都会有好处，但加多了后，会产生振荡，那该加多少呢？
柯：在IC不产生振荡之前，尽量增加电容
H，某些工艺的NMOS管的Snapback曲线不好，一发生击穿后，就失效，不适合做ESD保护，
那在工艺制作过程中，有没有什么办法呢，从而提高NMOS管的ESD性能？
柯：对NMOS管的漏添加P注入，也就是ESD 注入这层，现在已经有个专利，详细说明了注入的
方法
ME：漏做一个高压NW，提高Drain端的镇流电阻；也可以做ESD Implant,不同工艺ESD implant是有所差异的
I，顺态检测电路的中间级反向器可不可以不要呢，直接利用RC延迟来启动NMOS管达到ESD放电
的效果？
柯：电源和地之间的电容会影响NMOS栅极的耦合电压，从而不利于ESD放电；
J，顺态保护电路在BUS线多长的距离应摆放一个这样的结构；
柯：2000u-3000u
ME：1000um，也就是在间隔一定POWER/GND寄生电阻（如1ohm)的地方，放一个电源结构
最好在4个角要放置
K，LCD 的GATE ，SOURCE 或者COM 与SEG不能达到每搁2000u-3000u就摆放一个
顺态保护电路，那又该怎么办？
柯：让每个引脚至少过1000V以上，2000v也是标准规定，过了2000v，也过不了3000v，
但不能低得太离谱了
ME：民品要求不高，只要能用就行，但军品会比较严格，必须想办法过2000K
L，如何确定版图结构满足LATCH UP要求？
柯：需与带工厂联系，从而有个参照物。
ME：最近了解到有的公司，会根据PDK和自己MPW的经验，写出更为详细的ESD Rule和Latch up rule,通过EDA工具自动检查，提高了效率
[ 本帖最后由 andyjackcao 于 2008-11-14 21:15 编辑 ] |
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发表于 2008-11-14 21:13:06
楼主
