请教各位大虾关于ASIC后端仿真的问题！

he0251

在使用Nc_Verilog进行ASIC设计网表的后端仿真时，通常会有大量的Timing Violation告警产生，而通常其中部分模块或者部分信号的Timing Violation告警对仿真结果又是不产生任何影响的，如何将“这部分的Timing Violation告警“进行屏蔽呢？
我试了以下$NoTimingChecks( module_name);这个系统任务，但是仿真器却报告下列告警：
Building instance overlay tables:
ncelab: *W,DYNLIB: Could not load the library 'libvpi', because of...
ld.so.1: ncelab: fatal: libvpi.so: open failed: No such file or directory.
ncelab: *W,DYNLIB: Could not load the library 'libpli', because of...
ld.so.1: ncelab: fatal: libpli.so: open failed: No such file or directory.
     $NoTimingChecks(tb.dut_0);
                   |
ncelab: *E,NOTSYT (./tb.v,1179|19): not a valid system task name [2.7.3(IEEE)].
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