北大verilog内部资料-数字集成电路设计入门

lazioprocn · 发表于 2008-10-31 00:13:26

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数字集成电路设计入门
--从HDL到版图
（一）介绍Verilog HDL, 内容包括：
   Verilog应用
   Verilog语言的构成元素
   结构级描述及仿真
   行为级描述及仿真
   延时的特点及说明
   介绍Verilog  testbench
   激励和控制和描述
   结果的产生及验证
   任务task及函数function
   用户定义的基本单元(primitive)
   可综合的Verilog描述风格
（二）介绍Cadence Verilog仿真器, 内容包括：
   设计的编译及仿真
   源库(source libraries)的使用
   用Verilog-XL命令行界面进行调试
   用NC Verilog Tcl界面进行调试
   图形用户界面(GUI)调试
   延时的计算及反标注(annotation)
   性能仿真描述
   如何使用NC Verilog仿真器进行编译及仿真
   如何将设计环境传送给NC Verilog
   周期(cycle)仿真
（三）逻辑综合的介绍
   简介
   设计对象
   静态时序分析 (STA)
   design analyzer环境
   可综合的HDL编码风格
（四）可综合的Verilog HDL
   Verilog HDL中的一些窍门
   Designware库
   综合划分
   实验 (1)
（五）设计约束（ Constraint）
   设置设计环境
   设置设计约束
   设计优化
   设计编译
   FSM的优化
   产生并分析报告
   实验 (2)
（六）自动布局布线工具(Silicon Ensemble)简介

eyeloveu · 发表于 2008-11-1 19:06:36

好帖啊

lxandlj · 发表于 2008-11-1 19:23:59

支持一下～～～

tangyouqing123 · 发表于 2008-11-1 22:12:37

谢谢啊

stephen-dong · 发表于 2009-3-15 12:51:22

感谢好东西共享

北极的鱼 · 发表于 2009-3-15 13:29:26

谢谢楼主分享好东西！

weqlay · 发表于 2009-5-10 15:02:12

学习一下

herokobe · 发表于 2009-5-10 15:07:13

不錯的講義，感謝樓主熱心分享。

qiugt1011 · 发表于 2010-1-23 20:17:05

下载了，谢谢了

fangming070105 · 发表于 2010-1-24 12:35:21

lou zhu xin ke le ,xie xie le

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