EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 一个简单的实验四位加法器的实现

12 / 2 页

楼主: moonlight721

一个简单的实验四位加法器的实现

[复制链接]

ic_designer

发表于 2011-8-24 00:53:14 | 显示全部楼层

接口可怕可怕吗

回复支持反对

manshuoying

发表于 2011-10-4 10:36:07 | 显示全部楼层

顶一个

EETOP创芯人才网简历投递入口

回复支持反对

xiaoyuzhong

发表于 2011-11-11 22:29:14 | 显示全部楼层

是用verilog语言吗
？

回复支持反对

441519501

发表于 2012-4-19 23:40:59 | 显示全部楼层

好东西

EETOP创芯人才网职位发布入口

回复支持反对

博思516

发表于 2012-4-22 18:37:48 | 显示全部楼层

顶顶顶

EETOP创芯人才网简历投递入口

回复支持反对

sssyxw

发表于 2012-12-21 18:09:58 | 显示全部楼层

不错试用了

EETOP创芯人才网职位发布入口

回复支持反对

最酒店

发表于 2012-12-23 19:16:59 | 显示全部楼层

很不错 dddd

EETOP创芯人才网简历投递入口

回复支持反对

xuyaoyao

发表于 2013-3-26 14:43:36 | 显示全部楼层

回复 1# moonlight721

daiding

EETOP创芯人才网职位发布入口

回复支持反对

12 / 2 页

返回列表

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

GMT+8, 2024-11-17 09:42 , Processed in 0.019853 second(s), 6 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

一个简单的实验 四位加法器的实现

站长推荐 /1

一个简单的实验四位加法器的实现