请问选题方向

xingxp1983

现在面临选题，一个是pll的频率综合器，另外一个是连续时间delta-sigma ADC.

请问做哪个好呢？ 从今后找工作，发文章等方面考虑。

谢谢

iamxo

可以先去网上调查一下嘛，哪个难度比较大，或者哪个比较有新的地方可以考虑，要不问你boss，最直接了。

zwtang

建议做C-T ADC，20MHz信号带宽，能够做到下面这篇文章就行
A 20-mW 640-MHz CMOS Continuous-Time SigmaDelta ADC With 20-MHz Signal Bandwidth, 80-dB Dynamic Range and 12-bit ENOB，JSSC Dec. 2006

PLL和C-T ADC能够构成一个完整的系统。

xingxp1983

多谢楼上二位。

CT SD　ADC要做的话主要就是解决jitter和非线性的影响，使它更稳定。

PLL不是很清楚，是不是高频(>50GHz)是设计的方向？

zwtang

ADC的jitter问题就是通过高性能PLL解决的。
如果要得到12-14Bits C-T ADC的话，片上PLL是必须的。

vdslafe

对于一个博士课题来说，作一个20MHz CT SD 加上一个0.5ps jitter PLL 实在太多了。
没见那个paper有多少个co-authors，而且都是工作N年得人。
选课题也要量力而行。
这2个课题，任何一个作明白得都很好
CT ADC FOM 要能做到0.3pj/cov 以下都是肯定可以进JSSC了

intercon

   

原帖由 zwtang 于 2008-10-20 12:23 发表

                               
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ADC的jitter问题就是通过高性能PLL解决的。
如果要得到12-14Bits C-T ADC的话，片上PLL是必须的。

呵呵，ADC在PLL中的应用也越来越广，所以说这两个课题都不错嘛

zwtang

回复 8# jxjxhwx


    DCgain>90dB, GBW>1GHz, PM>72deg, Power<2mA, CL=1pF, 试试看。

zwtang
2013/11/8