关于带隙基准设计中PSRR和电路启动问题

yanzhe209 · 发表于 2008-10-14 16:20:28

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xiaxiaomingc1 · 发表于 2008-10-15 10:14:03

怎么不把电路架构贴出来show一下呢？

yanzhe209 · 发表于 2008-10-17 20:59:48

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yanzhe209 · 发表于 2008-10-17 21:02:03

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guonanxiang · 发表于 2008-10-18 09:16:53

个人观点：直流增益Vdd/Vref=gm3*R2/(1+Av*R1*gm2)，所以主要由op的增益Av决定，按照你的设计如果只有30db可以检查一下启动电路和op的工作状态，以及偏置是否有问题,单级op也可以psrr做到50db以上；高频抑制可以在p123的gate和vdd之间加电容、vref和地之间加电容

yanzhe209 · 发表于 2008-10-18 15:59:33

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semico_ljj · 发表于 2008-10-18 22:09:19

图可以直接贴出来的！

semico_ljj · 发表于 2008-10-18 22:11:09

Vbg图！

semico_ljj · 发表于 2008-10-18 22:13:41

pmos管可以采用级联形式，PSRR提高不少！就是不知道你的工艺在1。5V电源下还能正常工作？

semico_ljj · 发表于 2008-10-18 22:16:15

还有一点，即使PMOS不采用两个串联的结构，一般也不止30dB啊，是不是你的PMOS的L太小了，把L相应调大，PSRR会好一些！

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