高速divider设计求助

fanatic

一般说采用的DFF是TSPC结构。
如何消除DFF中的glitch？
当其作为divider 2时，某些结构是存在charge sharing的问题，使得本来为高的电平被拉低？
怎么改善？

belgium

do NOT use TSPC logic for mass production.
It is dangerous.
because in your chip, there are lots of operation mode.
It is not static.
sometimes it needs to wake up, or silent.
your TSPC logic will be dead.
you can run every corner as many as possible.
but it is dynamic logic.
you will not know how DYNAMIC of your chip operation mode....

beer

楼上又在胡说

Jeekoky

RF divider可以用SCL（source couple logic）做D－latch。频率可以很高，但功耗较大。

woilile

IEEE上有很多相关的文章，我看过一篇15GHz的divider...

ithinko

最好是使用cml结构，可以避免glich等问题。

lgy737

原帖由 belgium 于 2008-10-6 22:07 发表

                               
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do NOT use TSPC logic for mass production.
It is dangerous.
because in your chip, there are lots of operation mode.
It is not static.
sometimes it needs to wake up, or silent.
your TSPC logic wil ...

人家说了是高速divider，静什么态

lgy737

原帖由 woilile 于 2008-11-13 09:39 发表

                               
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IEEE上有很多相关的文章，我看过一篇15GHz的divider...

我用0.18工艺在ss角下做到最高8GHz，IEEE文章怎样才能看到？

gintian

你是如何做到8GHZ的，能够说明的详细点么，谢谢了