求助关于modelsim仿真问题！卡住老半天了！

jyh_happy

请教一个问题!卡住我老半天了呵呵 ！我参考书上写了一段比较器及其测试文件，结果波形始终不能出来 。
程序、:
module compare8 (equal,a,b);
input[7:0] a,b;
output equal;
reg equal;
[email=always@(a]always@(a[/email] or b)
if(a==b)
equal=1;
else equal=0;
endmodule
/////////////////////

`timescale 1ns/1ns
`include "./compare8.v"
module test ;
    reg[7:0] a,b;
    wire equal1;
   initial
   begin
       a=0;
       b=0;
       #100 a=0;b=1;
       #100 a=1;b=0;
       #100 a=1;b=1;
       #100 a=0;b=0;
       #100 $stop;
   end
   compare8 m(.a(a),.b(b),.equal(equal1));
endmodule
对test启动仿真后 objects里面什么都没有，波形也不知道怎么看 。
请教一下到底是什么原因？
谢谢

dragonba

首先程序没什么问题。
其次建议学习一下仿真器的使用，可能是没找到地方。
如果还不行，在initial后加上一句：
# 1000;

仿真器开始一段可能不正常。

hermit2008

你看一下你的“optimization options...”设置是否为“apply full visibility to all modules”.改后，再sumilation一下，另外，可以看运行结果啊
在你的“test.v”
中加入：
   [email=always@(a]always@(a[/email] or b)
   begin
   $display($time,"equal1=%d",equal1);
   end
进行观察。

shwangju

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hermit2008

你的程序没有问题，应该是你的系统环境没有设置对，或是的软件设置不对，或是你的软件安装有问题，下面是我根据程序仿真的图形。
不好意思，没有复制成，所以在附件中了。

[ 本帖最后由 hermit2008 于 2008-9-28 09:22 编辑 ]

jyh_happy

谢谢帮忙解答！已经OK了。非常高兴呵呵！

zhuyuxiong

回复 6# jyh_happy

朋友请问你当时是怎么解决这个问题的？我是一个刚学verilog的菜鸟，今天按书上写了一段小程序，编译没问题，仿真时卡住了半天，modelsim的反应变得很慢，等了半天也没什么结果，只能关掉，试了好几次了。我用的是10.1a的破解版本，请赐教！