在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3041|回复: 4

[求助]多路器太大,组合逻辑太集中

[复制链接]
发表于 2008-9-10 21:39:45 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
问题见图
你们一般怎么做的,请指教
图1.JPG
发表于 2008-9-10 21:52:46 | 显示全部楼层
由你的设计可以知道,通过串行总线回读总线数据,所以可以考虑在回读的多路器中插入寄存器。

还有我很好奇,你的设计有多高的要求,比如速度,总线宽度,模块个数,用的FPGA型号,尽然会影响时序
 楼主| 发表于 2008-9-10 22:01:41 | 显示全部楼层
先谢楼上的

FPGA:ACTEL A3P600
总线宽度:32位
地址:16位
时钟:100M
由于我把每个参数设置的寄存器和所有模块产生的状态位都回读了,所以就很大了!
发表于 2008-9-16 18:50:14 | 显示全部楼层
我也遇到过同样的问题
发表于 2008-9-19 10:07:22 | 显示全部楼层
没有人回答吗?
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 20:31 , Processed in 0.020384 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表