有关Asynchronous FIFO和Dual port SRAM

vvvtmc · 发表于 2008-9-5 05:41:11

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有次和人谈这话题，我说看过资料，大概知道Asyn FIFO怎么设计，对方就让我画来看
看。我就画了block diagram，正要说怎么控制over/underflow，对方就说这些都不重
要，最难设计的就是那个dual port SRAM，我愕然，因为之前都不知道这个是难点。

我想问的是，怎么才能在学习中注意这个难点，或者说这类难点呢？因为像Asyn FIFO
，我没上过课，是自学的，就是google些相关的paper大概看一下，然后再看些HDL的例
子。在这些例子里面，dual port SRAM都是以很简单的形式出现，几句HDL就完成了这
个block，以至于我以为这样就OK了...

希望大家能指点下，在学习VLSI相关的技术时，怎样才能注意到这种在industry也许是
常识，但我这种闭门造车的人却忽视的细节呢？有些什么比较好的资源，或者学习方法
上要注意的呢？

非常感谢！

leonqin · 发表于 2008-9-5 14:54:39

那是后端的事情了吧

vvvtmc · 发表于 2008-9-6 04:37:09

我不是很清楚是否后端，不过当时我面试的是前端，对方是Qualcomm前端的principle engr，所以我觉得他不会把后端的难点拿出来说吧...

zhouandy · 发表于 2008-9-6 16:22:13

是啊，RAM一般都不是难点啊

lw5111652 · 发表于 2008-9-11 10:48:39

不大了解

Jason.Lee · 发表于 2008-9-11 13:57:42

仅凭你说的这些信息，我也不知道他问的到底是什么。乱猜一下：
是不是问怎么根据两端的port size/data rate等先确定ram的大小（address/word length)。然后根据时钟速率，到datasheet里找一个满足速度要求的，尺寸较小或者形状合适（这个是后端的事了）的。
没想清楚他说的难点指的是什么，你当时没问问他正确答案？

wuketom · 发表于 2011-7-8 22:19:32

给个思路
有些ram锁存data
有些ram锁存addr（很奇怪，但是确实有）
这样设计上会有不同

zheng070608138 · 发表于 2012-11-11 15:26:43

不是很懂的

tjzcl · 发表于 2012-11-12 10:11:02

学习学习

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