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查看: 3771|回复: 2

[基础知识求助] verilog 的 parameter 如何用vhdl传入

发表于 2008-9-2 10:37:33 | 显示全部楼层 |阅读模式

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情况是这样：
底层模块用verilog写的，有些parameter, 如filename
那么向上集成使用的是vhdl, 如何传给verilog 这些parameter？我觉得类似vhdl的generic概念，但不知应该怎么写。
哪位高人给了例子？

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楼主| 发表于 2010-3-4 13:30:54 | 显示全部楼层

有没有高人给回复个？

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发表于 2010-3-5 12:16:56 | 显示全部楼层

帮你DD！！！

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