当FPGA的资源几乎已用完，电路是否还能正常工作

power-twq · 发表于 2006-9-9 15:05:17

如果TIMING 满足要求，当然没问题啊

yinchyang · 发表于 2006-9-9 15:06:42

建议留一点余粮，这样fpga工作起来正常。

yinchyang · 发表于 2006-9-9 15:07:38

还有就是把代码优化一下，减小一点面积

coldfire.2006 · 发表于 2006-9-11 14:50:34

我是来听讲的

coldfire.2006 · 发表于 2006-9-11 14:54:40

想不明白，模块之间有公用资源的话，才会发生冲突之类的事情吧。我以为设计中不会有公用资源的

lynx · 发表于 2006-9-11 15:37:38

应该没问题的

cat-floating · 发表于 2006-9-12 10:15:17

逻辑资源占用太大会对时序造成影响，这在高温环境下会变得更加明显。

aprilwgp · 发表于 2006-9-12 10:52:46

怎么影响的呢？

原帖由 cat-floating 于 2006-9-12 10:15 发表
逻辑资源占用太大会对时序造成影响，这在高温环境下会变得更加明显。

cat-floating · 发表于 2006-9-12 12:45:49

原帖由 cat-floating 于 2006-9-12 10:15 发表
逻辑资源占用太大会对时序造成影响，这在高温环境下会变得更加明显。

信号抖动增大，导致时序错误。

霡霂 · 发表于 2006-9-12 22:43:26

过于多的占用逻辑资源会对布线产生影响，有可能会产生布线过于复杂的问题，建议留有20%的余量。另外你可以看看timing report 可能有的时序没有满足设计要求

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