这样的问题怎么加约束啊？

handsome

我的设计是这样的。其中用到了分频时钟，主时钟是hclk,分频时钟clk1,clk2，分频时钟分别驱动一些逻辑，clk1为hclk的两分频时钟，clk2为hclk四分频时钟。我如果要hclk跑到50m.我应该怎样在synplify里约束这些时钟。他们应当是同一个group吗？hclk 和 clk1 应当加multi_cycle 吗？clk1和clk2呢？
我知道应当用一个时钟，但是问题出现了，怎么解决啊？

bravelu

好问题。
我通常的做法是只有hclk当时钟用，其他的clk1，clk2等当enable信号。
如果你还是想用你自己的方法，那也可以在synplify里面约束这条线为时钟，具体方法和约束hclk相同（直接输入这条net的名字，然后定义频率）。设为不同的group。

Nicholas

呵呵，Bravelu的做法是经典做法，全同步设计。

handsome

谢谢斑竹的回答。关于当成enable信号用的方法我知道，但现在只是就问题说问题了，呵呵。
我可以把clk1,clk2 和hclk一样约束，只是频率不同而已，但是你说把他们定义成不同的group，我觉得不妥。他们是从clk分频出来的，即所谓的derivedclk,他们应当是同一group的，因此不是异步的，不应分到不同的组。但是如果约束的同一组，synplify会按照clk的频率来约束clk1和clk2，因此也不行。我现在想是不是应当加multi_cycle约束呢？因为clk和clk1，clk2的周期不同，因此clk的几个周期，对应予clk1或者clk2的一个周期。不知道我的理解对不对？？
谢谢

bravelu

详细讨论一下吧。
先看看定义为不同或相同group各有什么作用。假设你的clk，clk1，clk2各为40M，20M，10M。如果定义为同一个group那么如果有data被clk1打出后由clk接受，则这条路径需满足clk的约束，即25ns组合逻辑和线路延时。如果不同group则不要求满足。而对于各自域内的延时均以各自约束的时钟为准，就是说两种情况一样。
所以是否同group其实约束的是边界上的情况，我觉得边界上的情况可以忽略，例如clk1出来的数据不见得需要满足clk的约束。

老扁

我认为如果分频的是作为时钟来使用，就是说要用到它们的沿的话，最好是作为不同的时钟来对待。
如果作为enable信号来处理，就不是时钟概念了，而且不能按分频时钟方式来实现这种enable，只能做一个clock的有效才好处理。

handsome

to bravelu : 我明白你的意思了，呵呵，谢谢！
to 老扁 ：“如果作为enable信号来处理，就不是时钟概念了，而且不能按分频时钟
方式来实现这种enable，只能做一个clock的有效才好处理。”能详细讲一下吗？

bravelu

我想老扁的意思是不能用1：1占空比的信号做enable吧？这个确实是的，一般我也是做1：n的。

handsome

按你那样说，只要把counter最高位拉出来，作为enable就可以了，对吧/

bravelu

不是这个意思，比如4分频，计数0，1，2，3。你时钟在计到x（x＝0，1，2，3）的时候使enable有效就可以了。这个enable实际上就是1：3占空比的。