求教:ESD 导通结构与击穿结构对版图的要求

carffy

   

原帖由 andyjackcao 于 2009-1-1 20:56 发表

                               
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我们内部曾经也讨论过ESD放电时，导通与击穿的关系；

在设计时，我们是按照导通模型来设计的（RC延迟触发+共用结构），从而达到很好的放电效果

实际测试的结果：利用这样的结构来放电的也过了4K；

虽然 ...

没错，利用GCNMOS或是其他电路trigger的NMOS ESD 保护结构，会使性能大大提高。这是因为在利用NMOS作为保护结构时，有一个致命的弱点就是非均匀导通。利用GCNMOS或是其他电路trigger的NMOS是为了降低Vt1(trigger voltage)，使得Vt1<<Vt2 (second breakdown voltage)，从而NMOS达到uniform turning on来泄放ESD电流，故能力提高。个人做过TLP试验，利用multifinger GCNMOS作为ESD protection structure依旧有snapback 现象，这说明还是有击穿存在的。纯属个人观点！

andyjackcao

   

原帖由 carffy 于 2009/1/7 15:32 发表

                               
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没错，利用GCNMOS或是其他电路trigger的NMOS ESD 保护结构，会使性能大大提高。这是因为在利用NMOS作为保护结构时，有一个致命的弱点就是非均匀导通。利用GCNMOS或是其他电路trigger的NMOS是为了降低Vt1(trigger ...

关于击穿结构均匀导通的设计
最近同事在做ESD时,其中一个IO口失效,就是因为NMOS管导通不均匀导致失效
后来大家讨论,总结下NMOS导通均匀的几个方法
1),Drain/Source端,采用非硅化物工艺,增加其电阻
2),考虑电流走向的问题
3),对所有的NMOS做Gard Ring时,只做一圈即可▲
4),DCG,DSG间距的考虑

希望继续补充

梅希

想请问一下楼上为什么”对所有的NMOS做Gard Ring时,只做一圈即可”，有什么特别的考虑吗？