FPGA时钟输入问题

jefffree · 发表于 2006-8-25 15:57:31

tongyi 斑竹的解释

居安思危 · 发表于 2006-8-27 22:34:52

对于FPGA的时钟输入端而言，方波和正弦波只是上升时间不同而已，它只检测沿的跳变。而理想的方波是不存在，信号的上升时间越短，需要越高的高频分量，这会引起不必要的EMI问题。所以只要满足最慢上升时间的要求，用越缓的时钟信号沿越好。

sarum · 发表于 2006-8-28 09:26:46

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easyma · 发表于 2006-8-28 13:41:58

感觉还是方波吧

wind1976 · 发表于 2006-8-30 16:44:13

看不太懂啊.

wind1976 · 发表于 2006-8-30 16:50:27

看来做一个东西可真不容易啊.要考虑很多时序的问题,这些才是FPGA设计中最难的吧?

nifan · 发表于 2006-8-30 17:54:24

用时钟脚....

bjzhaoxh77 · 发表于 2006-9-7 19:47:03

FPGA对时钟的识别是通过clock的Vlh、Vhl这些极限数值来判断时钟的电平情况的，所以无所谓方波还是正弦波，任何高频的数字时钟看上去都是正弦波

power-twq · 发表于 2006-9-9 14:59:35

正弦波信号也是可以的，不过幅度要足够

c.kgb · 发表于 2007-11-25 13:09:07

最好方波拉

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