请教modelsim vs VCS

老扁

在VCS里看仿真波形时可以预先定义一些宏，这样在波形里显示的就是宏定义，看起来很清楚，而不必去看详细的二进制或16进制数编码；
而在modelsim中没有这种功能，反正俺没发现。
而俺一般的仿真是在PC上的modelsim中做，要和工作站上的VCS之间倒来倒去很麻烦。
哪位大侠有经验，在modelsim中如何实现类似VCS的这种宏显示功能呢？

bravelu

不太清楚你说的这个宏具体是什么情况，modelsim可能也有类似这样的功能，我只是在vhdl的情况下用过，定义一个type，波形上显示的值就是定义的type类型中的枚举值。不知道你说的是不是这个。

atuhappy

好像是说把某些数值用字符串代替

一声叹息

在modelsim for altera版本中我见到有人使用这种功能，我想modelsim通用版本中也应该可以实现。

老扁

对，就是把数值用可读性强的宏字符来显示出来。
俺就是找不到这个功能。
brave说的定义一个类型，你是怎么弄的啊？快教教俺啊。呵呵。
对于Jack的回答俺表示愤怒！哈哈。

alphame

[这个贴子最后由alphame在 2003/11/18 10:30am 第 2 次编辑]

modelsim也可以的。比如cpu的指令寄存器（inst),可以声明一个
reg[80:0] s_inst;
然后
case (inst)
  32'b0000000xxxxxxx : s_inst <= "NOP  ";
在波形浏览器中，看s-inst，用ascii格式即可看见“NOP”
你要的是这个效果吧？

jackzhang

   

下面引用由老扁在 2003/11/18 09:49am 发表的内容：
对，就是把数值用可读性强的宏字符来显示出来。
俺就是找不到这个功能。
brave说的定义一个类型，你是怎么弄的啊？快教教俺啊。呵呵。
对于Jack的回答俺表示愤怒！哈哈。

没有好好看题，那我删掉了。你就不会愤怒了。

bravelu

vhdl是这样的：
type DATA_TYPE is (S1, S2,S3);
signal din_type   : DATA_TYPE;
这样din_type的值在波形上可显示S1,S2,S3等。和verilog本质上都是一样的。

jackzhang

单位的modelsim现在不能用了（license 少），在单位就没法和你一起琢磨了。

老扁

郁闷，出不来
俺去琢磨一下VCS去
alphame说的方法显示不出定义的宏字符
到底哪些是通用方法呢？希望琢磨完能总结一个，呵呵。