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原帖由 lianggu 于 2008-7-27 14:32 发表 登录/注册后可看大图 There is a fundmental error in your schematic. The DC level of input signal can not be "0".
原帖由 jluhzw 于 2008-7-27 21:21 发表 登录/注册后可看大图 从图上管子的尺寸来看,连最基本的常识都还没有了解,建议看看Gray的书中关于two stages op的内容。 first stage以及two stage的bias current mirror 的管子W/L一般都是一样的,主要调节各自的M值来确定比例关系 O ...
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