请教集成电感保护环Layout画法, thx

seocean

原帖由 suneyeslee 于 2008-7-15 23:20 发表

                               
登录/注册后可看大图

我上传一个我设计的电感吧。工作在17GHz, 八边形结构。
Inductor下面的鱼骨形吗是最基本的M1ground，还有白色网格形（未能显示清楚）是polysilicon的shielding，跟inductor一样是八边形，不过大一圈。

Hi, suneyeslee ,

能否再问下,你的设计是用了M１和poly 两层shield，它们的形状和大小是一样的么？（不好意思，图上没有看明白你说的poly层）

另外，Poly和M１的shield一般怎样接地？ 我看到有地方说是shield引出到外部接地。看到你的右图有一条垂直的M１的连线，是把所有M１shield都short在一起么？

请多指教啊，bow 了先

ipmsn5

因为sheilding的金属或者poly的电流如果和你inductor的电流垂直，那么感生电流就是最小，这样耦合效应自然也就最小了，我觉得４边形，你那样就好了，不过楼上那位的８变形如果画成扇形就更好了，个人意见，欢迎讨论，

zaitian80

提供nordic的一种用顶层金属M4和M3来做集成电感的照片，没有任何Shield和guard
供参考

suneyeslee

原帖由 ipmsn5 于 2008-7-16 09:48 发表

                               
登录/注册后可看大图

因为sheilding的金属或者poly的电流如果和你inductor的电流垂直，那么感生电流就是最小，这样耦合效应自然也就最小了，我觉得４边形，你那样就好了，不过楼上那位的８变形如果画成扇形就更好了，个人意见，欢迎讨论， ...

我选用八边形是为了maximize电感的Q值，在BiCMOS工艺下，八边形仿的是25，四边形差不多22。不过四边形的设计相对简单些，很多地方都采用这种topology。不知ipmsn5所说的扇形电感又何优越性啊？
poly的shielding层我做成floating的，没有跟substrate连，这样虽然有stability risk，但是也把与基底的寄生电阻降到最低。但是事实上，我发现去掉了sheilding层，Q的变化微乎其微啊 ，不知ip有没有这方面的经验？

suneyeslee

原帖由 seocean 于 2008-7-16 01:36 发表

                               
登录/注册后可看大图

Hi, suneyeslee ,

能否再问下,你的设计是用了M１和poly 两层shield，它们的形状和大小是一样的么？（不好意思，图上没有看明白你说的poly层）

另外，Poly和M１的shield一般怎样接地？ 我看到有地方说是s ...

我的M1是整个chip的ground，所有passive components下面都铺的有。
poly才是shielding层，但是没显示出来。

这些你用momentum都能仿，但是要注意via和pins，会影响精准度，而且超慢的。

[ 本帖最后由 suneyeslee 于 2008-7-16 17:46 编辑 ]

ipmsn5

我也贴个图吧

leisheng99

学习，非常感谢，请问版图是一条线一条线划得吗？还是直接调用？（我没找到能直接调用的）还是通过软件仿真生成然后再导入的，例如在导入的cadence？很想知道

tianruo

流过片，发现添加屏蔽层，跟不添加没有什么影响。。。这种差别基本掩盖在测试误差里。

totowo

soc的时候屏蔽才有意义，简单的test-chip当然没用了。。。

流过片，发现添加屏蔽层，跟不添加没有什么影响。。。这种差别基本掩盖在测试误差里。
tianruo 发表于 2012-7-23 11:49

                               
登录/注册后可看大图

wenlin102003

学习，非常感谢