modelsim 仿真问题

chenzhao.ee · 发表于 2008-7-2 23:07:45

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用modelsim仿真，运行一个固定时间后软件就自动退出了，工程里面VHDL/Verilog文件都有，顶层的testbench是vhdl文件，最后找出来一点原因好像是处在sdram的仿真模型上面，我把该模型去掉后仿真就正常运行了，加上该模型就会像以前一样到达一个固定时间就自动退出了。
各位有没有碰到过这样的问题啊？那个sdram仿真模型是从三星网站上面下的，以前都是用的这个做仿真没有出现过现在碰到的问题。
会不会是VHDL和Verilog的仿真时间精度的差异造成的，但是具体在时间精度上面两者的差别我也不清楚，VHDL里面好像就是ns，verilog里面就是timescale定义1ns/10ps，
哪位给指点一下。

guihe · 发表于 2008-7-3 13:16:23

应该不是这个原因，还要具体分析，你看看是不是每次退出都是固定时间

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