[求助]如何用CPLD实现32个信号的延迟？

wlj303

我准备用CPLD来集成我用到的所有逻辑电路，其中有32个输入信号（A1～A32）需要延迟，其中16个延迟300us，另外16个延迟4us。我本来是在CPLD之外又加了32个RC网络实现延时的，导师看了说太烦，CPLD本身应该可以实现延迟的。
在这里请教一下，如何用CPLD实现这32个信号的延迟？
是不是还要另外加时钟信号？
计数器怎么分配？

atuhappy

要加时钟信号。
为了精度高些，你可以加频率高的时钟信号。
计数器的分配要看选取的时钟
另外，输入信号的频率有多高呀

wlj303

我的输入信号频率很低，一般情况下信号是持续的电平信号，而且不变，只有出现故障时，信号才会根据相应的逻辑改变。所以这些信号要么高，要么低，几乎很长时间才变。但是系统要求每一个信号输入之前必须要延时。
我的数字板上还用到TMS320F240，频率20M，不知道是不是有用？
谢谢斑竹了！