quartus的verilog入门

ahii · 发表于 2008-6-18 11:08:47

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适合初学者或者由VHDL转入者，例举了一个简单VERILOG语言写成工程的完整流程。对初学者很有帮助。共29页，免费，以感谢这段时间以来在这个网站帮助我、指导我及提供资料的各位前辈同仁，以及为各位初学的朋友提供便利。

mimosa2000 · 发表于 2008-6-18 12:31:24

这个是个好东西啊。哈哈

oli · 发表于 2008-6-24 19:33:20

dddddddddddddddddd

jaco.yang · 发表于 2008-6-28 01:07:59

Thanks a lot!

lu_regal · 发表于 2009-1-8 17:45:33

谢谢共享

cockyolly · 发表于 2009-3-5 11:15:08

谢谢

junul1 · 发表于 2009-3-5 14:28:16

just a design flow

gregoden · 发表于 2009-3-7 17:02:49

我想要详细的

promehades · 发表于 2009-3-21 13:22:18

学习一下啊！！谢谢！！

glchenhui · 发表于 2009-5-5 19:24:07

dingidng

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