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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › SystemVerilog Assertions经典实例
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楼主: qiu-zq

SystemVerilog Assertions经典实例

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发表于 2011-5-27 22:46:33 | 显示全部楼层
great   thanks for sharing!!!!!
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发表于 2011-5-28 23:51:21 | 显示全部楼层
thanks very much
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发表于 2011-5-28 23:53:08 | 显示全部楼层
回复 1# qiu-zq


    thanks very much
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发表于 2011-6-11 12:05:29 | 显示全部楼层
怎么看不到啊
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neuhone
发表于 2011-7-16 18:21:43 | 显示全部楼层
看看先，谢谢
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tt
发表于 2011-7-16 23:29:54 | 显示全部楼层
链接呢？？？？？？
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oulin99
发表于 2011-9-20 15:05:45 | 显示全部楼层
怎么下不了了呢？
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lxza521
发表于 2011-9-24 20:54:33 | 显示全部楼层
顶一个！！！
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cherry00
发表于 2011-9-24 20:58:35 | 显示全部楼层
good,looking it
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ahui144
发表于 2011-9-26 23:20:56 | 显示全部楼层
很有的 谢谢
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