PLL是否可以减小时钟jitter ?

liqiangln · 发表于 2008-6-10 17:50:47

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

如果一个时钟经过一个时钟器件（buffer+PLL），这个器件的时钟输出相对时钟输入是否可以减小一些jitter ?

有实际项目，和芯片制作的哥们给些建议。

简单的说就是同一指标RMS值，输入是10ps,而经过PLL输入变成5ps了。

SIPIEMCcrazyman · 发表于 2008-6-30 20:33:50

一般PLL对输入时钟jitter的传递函数表现为高通特性，即PLL能trace低频jitter.
如果jitter的频率小于PLL的3dB带宽，则PLL能有效降低输出的jitter.
对于buffer+PLL，一般应该是用在时钟分配系统，输入时钟的jitter有很大一部分是由于时钟电路电源引起的低频PJ,PLL对此类jitter有一定的去处功能。

liqiangln · 发表于 2008-7-1 12:42:40

多谢SIPIEMC的朋友。

你是做芯片的，对这方面有一些培训文档吗？

SIPIEMCcrazyman · 发表于 2008-7-1 23:02:49

看看PCI-E、XAUI或其他高速串行标准吧，都有讲道

liqiangln · 发表于 2008-7-13 22:24:36

多谢，我主要在时钟方案上，其实就是DPLL+APLL的方案，主要是在选择上没找到合适的集成芯片，都是独立才能保证精度，自己担心APLL用器件做参数不好调！

klmn985 · 发表于 2008-7-15 06:01:31

提示: 作者被禁止或删除内容自动屏蔽

ioskl · 发表于 2010-4-6 15:31:21

学习了！！

latt99 · 发表于 2010-4-17 15:03:10

一般带PLL的时钟驱动器会增大jitter，如果输出时钟还要经过倍频，就不要用PLL了，直接用buffer。

uvy_2010 · 发表于 2010-5-2 18:03:45

ding ding ding

hwlloving · 发表于 2011-10-19 15:45:10

来学写了

klmn985 klmn985 当前离线积分 143 头像被屏蔽	发表于 2008-7-15 06:01:31 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
klmn985 klmn985 当前离线积分 143 头像被屏蔽	EETOP创芯人才网职位发布入口
	回复支持反对举报

PLL是否可以减小时钟jitter ?

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

！

！

浏览过的版块

站长推荐 /1