还是用cpld实现类似74LS74的逻辑关系的问题

fanqiongjian

这样可以了吗？

bravelu

可以，其实我看到了你word文档的那个，而且已经给你发了参考程序。

fanqiongjian

......
elsif tclk'event and tclk='1' then
q2<=bdxl;
q1<=q2;
直接将q2=>q1 的话，我想没法产生一个时钟周期的同步幀头，因为bdxl一段时间内始终是高电平。我需要一个时钟的延迟。我原来就是想借用q2既作为输出端，又作为输入端，这样q1正好能比q2晚一个时钟周期，从而使 q2&(not q1)=>t_frame_header只有一个时钟周期的高电平。