用verilog-A编写的程序，在什么硬件上实现？

freezing616 · 发表于 2008-5-28 16:56:54

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

用CADENCE仿真通过了，可不知怎么用硬件实现。用FPGA吗？好像不行

apac · 发表于 2008-5-28 21:06:10

hspice上可以模擬. 實現的話好像沒看過?

acrofox · 发表于 2008-5-28 21:53:35

只能仿真，不能综合。

freezing616 · 发表于 2008-5-29 12:40:20

那设计出来还有什么意义？？？

yxw8193 · 发表于 2008-5-29 13:06:31

veriloga的功能主要是功能仿真，是验证系统结构的正确性以及确定一些电路的重要参数，
主要是模拟电路中用，与数字电路的verilog-d以及VHDL不一样的

pmacpmac · 发表于 2008-5-29 13:40:27

Normally at different abstration level, so no implementation details.

freezing616 · 发表于 2008-5-29 20:07:51

首先，谢谢各位的回答！

是不是用verilog-a仿真后，有利于CADENCE下的版图设计？

freezing616 · 发表于 2008-5-30 12:48:46

Normally at different abstration level, so no implementation details

什么意思,英语不好啊！

hvpower · 发表于 2008-5-31 21:01:20

这个和版图也没什么关系
这个只是用来仿真的
把一些子模块抽象成一个黑盒子系统可以提高仿真速度而已
没法硬件实现

acrofox · 发表于 2008-6-2 05:26:58

大致来说，有两个作用。
一个是你在设计一个较大的电路（比如说ΣΔ ADC），要用到一些较小的模拟模块（比如运放或OTA），你可以选根据整体需要确定这些模块电路的性能指标，再用veriloga写出它们的模型，放到整体电路中来仿真。如果仿真中发现你开始定的指标不够，你只要改veriloga就可以了。仿真OK后，再根据指标去设计模拟电路的原理图──这其实是综合，不过计算机无法帮你完成这个综合过程，只能自己完成。
另一个作用是，你已经设计出了某个电路（比如运放），别人（或者还包含你自己）会用到这个电路来构建更大的电路，那么你可以把已经做好的这个电路根据其功能和性能建立一个veriloga模型，把veriloga模型给别人用，既提高了仿真速度，又隐藏了内部细节。

用verilog-A编写的程序，在什么硬件上实现？

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /1