关于Multicycle path的问题

atomdust

回复 23# dada3

我的理解是，假如你设定的multicycle 是4，就是说两个FF之间的组合逻辑的迟延在大于3个时钟周期小于4个时钟周期，检查hold的原则就是保证你要读取的数据不被下一个发射沿冲掉。0时刻发射一个数据，假设经过3.7个时钟周期到达接收端，setup时序是没问题的。现在关心的是接收端的第4个时钟上升沿时数据不被冲掉。那么离他最近的就是第3个时钟上升沿。你要保证发射端第4个上升沿发射的数据没有冲掉此时正在读取的数据。
在第3个时钟沿检查hold就是要求delay大于3个时钟周期，再算上clk到d端的setup。
=============增加一幅图帮助理解

在FPGA中，最重要的是检查setup time，如果发生hold time violation，多半是因为clock skew引起。比如：

shidalaoliu

楼上解释特别详细，赞！

黑色快乐

对于multicycle，我觉得应该从两个phase来理解：
1： Design Phase（RTL）， 当launch FF launch data 之后 经过多个周期 capture FF 才允许去capture data，这样采到得data才正确。  可以通过控制信号（比如计数器）来达到这个目的。
2：Design Compiler or PT Phase，在这个阶段只是告诉工具（DC/PT） 这条路径是multicycle，要按照Multicycle 来综合或者进行timing分析。

奋斗的IC工程师

回复 16# amormio124

解释正解！！

学习的小白

回复 31# atomdust


    666

江山无限辉

结合实际工程时还是不知道怎么用