关于Multicycle path的问题

kalote · 发表于 2011-11-22 08:56:23

进行普通时序分析的时候也是在setup前的一个时钟周期检查hold吗好像不是这样的吧

wujiashangzhang · 发表于 2012-2-20 16:32:19

学习学习

dada3 · 发表于 2012-2-24 00:16:56

进行普通时序分析的时候也是在setup前的一个时钟周期检查hold吗好像不是这样的吧
_____________________________
我的理解是，假如你设定的multicycle 是4，就是说两个FF之间的组合逻辑的迟延在大于3个时钟周期小于4个时钟周期，检查hold的原则就是保证你要读取的数据不被下一个发射沿冲掉。0时刻发射一个数据，假设经过3.7个时钟周期到达接收端，setup时序是没问题的。现在关心的是接收端的第4个时钟上升沿时数据不被冲掉。那么离他最近的就是第3个时钟上升沿。你要保证发射端第4个上升沿发射的数据没有冲掉此时正在读取的数据。
在第3个时钟沿检查hold就是要求delay大于3个时钟周期，再算上clk到d端的setup。

小小子 · 发表于 2012-10-9 20:11:55

回复 23# dada3

解释很清楚！

xiajinminyu · 发表于 2013-10-30 15:38:10

学习了，

zzbook · 发表于 2014-2-25 17:18:39

解释很清楚！

123093558 · 发表于 2014-8-28 21:44:20

回复 5# volcanozhd

大赞

cafei087 · 发表于 2014-8-28 22:49:16

定义multiCycle path，只是为了使分析器不在使用默认的单时钟建立保持关系来分析时序，从而使长延时的路径可以被分析器认为是满足时序关系的。

jerrycao · 发表于 2014-9-17 15:49:52

dada3 解释得很清楚. 谢谢

ZTL_xiao · 发表于 2016-5-5 15:33:57

确实是的，最好要对multicycle path 进行时序约束

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