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专门介绍时钟分频的文章:Clock Dividers Made Easy

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发表于 2008-5-26 12:23:00 | 显示全部楼层 |阅读模式

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Dividing a clock by an even number always generates 50% duty cycle output. Sometimes it is
necessary to generate a 50% duty cycle frequency even when the input clock is divided by an
odd or non-integer number. This paper talks about implementation of unusual clock dividers.
The paper starts up with simple dividers where the clock is divided by an odd number (Divide by
3, 5 etc) and then later expands it into non-integer dividers (Divide by 1.5, 2.5 etc). The circuits
are simple, efficient and are cheaper and faster than any external PLL alternatives. This paper
also covers Verilog code implementation for a non-integer divider.

Clock_Dividers_Made_Easy.pdf

116.91 KB, 下载次数: 837 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2008-5-26 12:45:22 | 显示全部楼层
太牛逼了,谢谢啊。
发表于 2008-5-26 22:44:33 | 显示全部楼层
遇到分频问题了,看看这个有帮助没
发表于 2008-5-26 22:46:40 | 显示全部楼层
怎么下载不了?
发表于 2008-5-26 23:05:15 | 显示全部楼层
have a look!
发表于 2008-5-28 23:42:06 | 显示全部楼层
还不错,谢谢!
发表于 2008-5-30 16:32:29 | 显示全部楼层
收下了................
发表于 2008-5-30 17:50:35 | 显示全部楼层
aaaaaaaaaaaaaaaaaaaaaaaa
发表于 2008-5-31 10:20:12 | 显示全部楼层
赞一个!
发表于 2008-6-3 12:03:49 | 显示全部楼层
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