问斑竹jackzhang

palladium · 发表于 2003-10-24 18:53:55

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请问用.35的库，综合出来的结果线延迟是否可以不用理会？
而FPGA的线延迟是比较大的，是吗？那用.18的库，
和FPGA比较呢？我用的FPGA器件是VII XC3000 -4。

jackzhang · 发表于 2003-10-24 23:02:13

这个问题请大家都来回答。
以我的经验，再作asic综合后进行方真时，一般并不使用sdf文件，因为这样做并不精确。只是用netlist仿真，如果遇到了holding violation可以不理会，但是遇到了setup violation 则要分析一下原因。用.18的只是相对来说布线的延时供献更为明显。一般来说，asic的布线延时小于fpga的，具体多少我不好说。
希望大家来补充

bravelu · 发表于 2003-10-24 23:50:49

.35工艺线延时是大于器件延时的，所以肯定是要考虑的，但是如jackzhang说的，仅仅综合后考虑是不准确的，要等布线以后。现在比较新的FPGA线宽都很窄，所以线延时肯定很大的。

palladium · 发表于 2003-10-25 10:12:23

那可不可以这样认为,代码FPGA通过了，一般在做ASIC时,是否时序上还要
宽松些,因为布线延迟小了?

bravelu · 发表于 2003-10-25 11:07:19

你说得是不是一个用fpga做prototype验证asic的问题？
这样的话asic的timing constrain 应该是早就定好了的，就是说先有asic的要求
再有FPGA的要求，我想一般人肯定是再fpga给的约束更加严格，这样可以给asic留点余地。

jackzhang · 发表于 2003-10-25 11:10:16

[这个贴子最后由jackzhang在 2003/10/25 05:10pm 第 1 次编辑]

注意fpga完成的只是功能验证，asic需要用sdf仿真以及STA来验证

老扁 · 发表于 2003-10-25 15:57:34

简单回答一下：
1. 一般对于0.35以上的工艺，线延迟是小于单元延迟的，当然个别的大负载线和长线除外；而到深亚微米以后，线延迟就是最大问题了，这时候wireload模型基本不怎么管用了，必须等layout以后进行寄生参数和延迟的参数提取。在深亚微米设计时，一个好的参数提取工具能否非常正确地提取设计的参数是设计成功的关键。
2. 如果你的prototype在FPGA里就能满足你的要求的话，在ASIC设计时基本不会有大问题了；但如果你的prototype只是在低频下的功能验证，那做ASIC时还必须再仔细进行时序设计。