可能是亚稳态的问题

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前仿真只管功能是否正确，时钟都是理想的时钟。所有的logic、DFF都是理想的状态没有延迟的。后仿真就是需要考虑这些状况的情况下，再去看功能是否还是正确的。所以前仿真正确的时候，后仿真有可能就会出现问题啦。

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后仿真，仔细比较前后不一致的地方，找出原因。
palladium 发表于 2003-10-23 09:55

                               
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这位仁兄正解。
但是看RTL找出问题才是“王道”。
如果能在设计时就考虑到，那才算合格。