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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Verilog代码美化工具

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楼主: hsdy

Verilog代码美化工具

发表于 2008-7-12 21:25:29 | 显示全部楼层

Thanks for your great sharing!

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发表于 2008-7-16 01:07:08 | 显示全部楼层

美化
真的可以嗎

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发表于 2008-7-16 16:19:54 | 显示全部楼层

谢谢，用用看看了。

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发表于 2008-7-16 22:38:11 | 显示全部楼层

Thanks

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发表于 2008-7-16 22:54:21 | 显示全部楼层

Thanks

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发表于 2008-7-18 16:54:42 | 显示全部楼层

什么东东

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发表于 2008-7-18 22:18:24 | 显示全部楼层

good tool.

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发表于 2008-7-19 19:43:24 | 显示全部楼层

3x good

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发表于 2008-7-19 19:51:11 | 显示全部楼层

Thanks

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发表于 2008-12-29 22:20:45 | 显示全部楼层

试一下看看

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