在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
楼主: coeel

MEMORY COMPILER

[复制链接]
发表于 2009-2-23 11:33:18 | 显示全部楼层
否则我就可以在linux下面下载了
发表于 2009-2-23 11:36:14 | 显示全部楼层
终于快下载完了,有点郁闷阿
发表于 2009-2-23 11:39:03 | 显示全部楼层
还有最后一个包了,再次著名一下地址
http://www.eetop.cn/bbs/viewthread.php?tid=149213&highlight=memory%2Bcompiler
发表于 2009-2-23 19:19:02 | 显示全部楼层
要这个工具干嘛?自己写个寄存器的不就好了。反正后来要替换的。
发表于 2009-7-31 23:57:24 | 显示全部楼层

要先转成db文件

怎么转?呵呵,我也不知道
发表于 2009-8-1 08:58:25 | 显示全部楼层
1:read_lib *.lib
*.lib是由Artisan生成的Synopsys库,一般会同时生成四个,选择*_ss_*.lib或*_slow_*.lib,即其中最慢的。
读过程一般会有warning,可以不管,但一定要看到“Technology library 'abc' read successfully”。
其中abc是库名。
例如:read_lib spram_512x16_slow_syn.lib
反馈:(前面的很多warning忽略)Technology library 'spram_512x16' read successfully
2:write_lib -format db abc -output abc.db
abc是刚才显示的库名,abc.db是要生成的文件名。
例如:write_lib -format db spram_512x16 -output spram_512x16.db
发表于 2009-9-6 15:07:32 | 显示全部楼层
The verilog is behavio model. You need to read db file when you synthesis.
发表于 2009-9-6 21:09:23 | 显示全部楼层
memcompiler会生成
verilog仿真文件,layout的lef文件,GDSII, 综合用的lib文件,还有pdf文档。
发表于 2009-9-7 13:44:33 | 显示全部楼层
想看看  赫赫
发表于 2009-9-8 15:48:21 | 显示全部楼层
不错  非常感谢
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 23:28 , Processed in 0.020638 second(s), 5 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表