关于状态机套状态机的问题

becoll · 发表于 2008-3-31 15:40:26

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当顶层状态机使用了时钟信号作process的敏感信号后，底层状态机还能用时钟信号作敏感信号吗？这样的设计还有没有其他需要注意的地方？请大家多多指教，谢谢！

biggun · 发表于 2008-3-31 20:34:16

在哪一本书上看见过不能这样使用的吧~~

loveineda · 发表于 2008-4-2 07:57:39

状态机套状态机要是如楼主所说，只能说明你对状态机还很不理解

[ 本帖最后由 loveineda 于 2008-4-3 08:20 编辑 ]

loveineda · 发表于 2008-4-2 07:59:26

《Advanced FPGA Design>中有相关的例子的

[ 本帖最后由 loveineda 于 2008-4-3 08:19 编辑 ]

becoll · 发表于 2008-4-2 11:24:21

给个明确的回复好吗？楼上的回复看不懂啊，到底能这样用吗？

yangerwas · 发表于 2008-4-2 14:06:27

路过,不大懂

weed637 · 发表于 2008-4-2 14:26:09

很多应用都是套用的了。

loveineda · 发表于 2008-4-2 19:01:21

Process和Verilog的always是同一码事情，从真实硬件上理解，可以简单的说，always描述的东西是最小的硬件独立单元，那嵌套了又是什么东西呢？？？
状态机是在满足一点的条件（函数）下，从一个状态跳到另外一个状态，同步状态机的话是当条件满足时，由时钟沿将一个状态推到下一个状态，状态机的每个状态都可以输出特有的信号，在两个状态机之间可以用这些信号来握手，比如甲状态机状态1的信号输送给乙状态机，使乙状态机从状态1到了状态2，乙在状态2时，又输出一个信号给状态机甲，这样状态机甲假设应此跳到了其他状态。
随便下段最简单的UART代码，可以看见状态机中嵌计数器的，计数器也是状态机，就是特别点，自己好好看看，这个练练手后就自然理解了！！

ddxx · 发表于 2008-4-2 21:25:12

大家要厚道一些，别老泼冷水。人都有个过程吗，都不是这么过来的。

zhangbinsniper · 发表于 2008-4-7 09:41:21

奇怪，你的状太机还用的时钟不一样？你能不能把问题说具体一点？

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