三态双向口的设计。

shadow · 发表于 2003-10-15 22:19:44

如果你使用Altera器件，它的三态控制我可以写给你。

dairlom · 发表于 2003-10-18 00:48:28

谢谢 shadow 。
我正是用的7128S。

shadow · 发表于 2003-10-18 22:14:52

if(tri='0') then
  fd<="ZZZZZZZZZZZZZZZZ";
  a<=fd;
else
  fd<=b;
end if;
这里tri为三态控制信号

dairlom · 发表于 2003-10-19 00:16:39

那你看我这样写行不行？
SIGNAL Ａ：　ＳＴD_LOGIC_VECTOR;
SIGNAL B : ＳＴD_LOGIC_VECTOR;
IF TRI=‘0’ THEN
DATA<= A;
B<="ZZZZZZZZ";
ELSE
B<=DATA;
DATA<="ZZZZZZZZ";
这里，ＤＡＴＡ定义成了ＩＮＯＵＴ类型。ＴＲＩ是控制信号。Ａ，Ｂ都是内部信号可是综合时是通过了。但当我把它生成成模块而加以引用时，却提示说给Ｂ赋值是错误的。真郁闷了。

shadow · 发表于 2003-10-19 19:40:40

你的意思是当TRI＝‘0’时双向端口作为输出，舍去B<=“ZZZZZZZZ"这条语句。
不知你注意到没有，虽然VHDL－93的STD_LOGIC_VECTOR增加了“ZZZZZZZZ”这一状态，但是仿真是按照“11111111”来处理的。它内部信号不出现高阻状态。

houxiaomo · 发表于 2007-4-2 16:42:39

学习了！！！！

rhythm1988 · 发表于 2007-4-6 00:11:45

我习惯VerilogHDL，大概的写法是wire x ＝（条件）？ a：b；
有些FPGA芯片内部是有三态资源的，不能完全说不能实现三态总线，但是成熟的做法是不在片内实现三态，而仅在引脚实现三态，原因代码的可重用原则。

hjzelec · 发表于 2007-4-6 08:50:00

学习中~~~

shirullan · 发表于 2007-4-8 08:08:59

有很多东西是在实际测试是才发现的

cqm239 · 发表于 2008-7-28 10:19:09

好的解释.以前用过的.XILINX的比较好用的

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三态双向口的设计。