请教一个clock gating的问题，在线等

午后乐天派

做完了Place & Route，没有发现问题。但是跑STA有一条violation，有几个疑惑：
1. clock DPOR_CLKFB_IN' (rise edge) 那 ‘ 是代表下降沿吗？
2. 这种检查对吗？
3.DPOR_CLKFB_IN的周期是20ns，为啥下面的clock pin是从5130开始？
4.因为上图中的FF都是低有效的，是不是把(OR2HD1X)改成AND gate会好一点？
5. 其实就是ripple counter，有人说不用做clock gating checking，对吗？
6. 我试着在Place & Route里用下面的命令报出这条path，但是没有找到路径，why？
> report_timing -to reset0/dporgen0/unn_deli/U1

No constrained timing paths found.
Paths may be unconstrained (try '-unconstrained' option).

午后乐天派

新手盼望高手出现！

zero_0

1. 是反相
2. 对啊 ，担心 glitch
3. 半个周期就是 10 ns 了
4. 只与 ior_g 有关吧
5. 不知道，也许吧
6. timing_check_defaults

午后乐天派

   

1. 是反相
2. 对啊 ，担心 glitch
3. 半个周期就是 10 ns 了
4. 只与 ior_g 有关吧
5. 不知道，也许吧
...
zero_0 发表于 2014-6-24 10:32

                               
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    4，为啥跟(OR2HD1X)没关系呢？那到底要改成And gate吗？
    6，timing_check_defaults怎么用？

zero_0

回复 4# 午后乐天派


    我是说跟前面的 flip-flop 什么边沿触发无关；
    set timing_check_defaults gated_clock

午后乐天派

   

回复  午后乐天派


    我是说跟前面的 flip-flop 什么边沿触发无关；
    set timing_check_default ...
zero_0 发表于 2014-6-24 11:00

                               
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    set timing_check_defaults gated_clock
加了这个，还是No constrained timing paths found.

zero_0

report_timing -to -delay min  reset0/dporgen0/unn_deli/U1/A

午后乐天派

   

report_timing -to -delay min  reset0/dporgen0/unn_deli/U1/A
zero_0 发表于 2014-6-24 15:32

                               
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    这个命令只能在PT中报出路径，SOC中没有结果。。。

午后乐天派

对照着How Are Clock Gating Checks Inferred.pdf这个文件，应该是我检查的起始点不对，如果改成从8ns位置的下降沿查hold time就没问题了。不知道分析得对不对？

create_clock -period 16 -waveform {0 8} CLK1
create_clock -period 16 -waveform {0 8} CLK2

sjtusonic

   

做完了Place & Route，没有发现问题。但是跑STA有一条violation，有几个疑惑：
1. clock DPOR_CLKFB_I ...
午后乐天派 发表于 2014-6-24 09:18

                               
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    这种计数器是异步电路，建议你做同步计数器取而代之。

做异步电路的工作量和风险高很多很多很多……。