请教大神，如图中的时钟结构，DC综合时应当如何约束？

lile026

                               
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上面电路将输入时钟CLK_I进行二分频得到CLK_DIV2，同时通过第二个 D 触发器将CLK_DIV2与CLK_I同步，生成CLK_DIV2_SYNC，确保时钟信号在跨时钟域或时序敏感场景下的稳定性。
请教各位高手，该时钟结构在DC综合时应当如何约束？

zsftm

这个打一拍为什么是同步？

lile026

   

zsftm 发表于 2025-10-20 11:52
这个打一拍为什么是同步？

sync的那个有三路，这里只画了一路示意。想用clk_i吧这3路额时钟给对齐。这样会有问题吗？这块我是新手，还请您指点一下。

zero_0

create_generate_clock -name CLK_DIV2 [get_pins DFF1/Q] -source [get_ports CLK_I] -edges {1 3 5}
create_generate_clock -name CLK_DIV2_SYNC [get_pins DFF2/Q] -source [get_ports CLK_I] -edges {3 5 7}

不过第二个寄存器真的有意义吗？CLK_DIV2本来就是跟CLK_I同步的