WPE&STI对版图的影响

大江南北

1.wpe和sti对版图的影响是以什么方式体现出来呢？寄生吗？

2.2.对wpe和sti，用什么方法促使前端仿真出wpe和sti呢？而不是后端一直try版图，符合前端的仿真？

大雄鸣人

好贴

Cayre

最近刚解决这个问题，除了上述所提到的消除STI,WPE的几个办法外。后仿与前仿的差异较大可能是SA  ,SB  的值后仿提取网表中为SD合并后的，而前仿网表中的是预估值。这个差异可能是问题所在，可以通过前端改一下网表再后仿，对比一下看看。

大江南北

   

andyfan 发表于 2023-6-30 20:54
简单说，就是STI是在硅表面挖的坑，然后填入隔离介质，哪填入的介质成分和硅构成必然不一样，原子结构 ...

应力减小，PMOS 和 NMOS的趋势相反

意思是应力减小，如果NMOS的VT及 IDSAT变大，那么PMOS的VT 及IDSAT变小？



对PMOS ,NMOS的前后仿真怎样对齐呢？

krr

   

andyfan 发表于 2023-6-30 20:54
简单说，就是STI是在硅表面挖的坑，然后填入隔离介质，哪填入的介质成分和硅构成必然不一样，原子结构 ...

1、我按照您说的，把LOD、WPE、OSE、PSE这些开关打开后，调整这些参数吗，还是怎么做呀?

andyfan

   

大江南北 发表于 2023-6-30 16:44
另外LOD主要是STRESS的影响，同样的拉大面积，对N、P的趋势是相反的（我指的是VT和IDSAT的变化趋势）

简单说，就是STI是在硅表面挖的坑，然后填入隔离介质，哪填入的介质成分和硅构成必然不一样，原子结构，各种膨胀系数都不一样，哪就会对硅产生应力。
LOD，length of OD,基本就是OD放的越大，哪这个应力对OD中间的沟道影响就越小，但这个应力的减小对N/P的管子的变化趋势是相反的。看贴图。

大江南北

   

andyfan 发表于 2023-6-30 16:18
你贴的图不是有各种效应的影响么，把对应的on点开就好了啊。

另外LOD主要是STRESS的影响，同样的拉大面积，对N、P的趋势是相反的（我指的是VT和IDSAT的变化趋势）


请问能说的详细点吗？

andyfan

   

krr 发表于 2023-6-29 15:14
前辈，我现在抽取PEX时，选择的noRC，后仿真的结果与前仿真相差较大，应该是LOD、WPE这些效应导致的，那 ...

你贴的图不是有各种效应的影响么，把对应的on点开就好了啊。


PS：WPE相对要好处理，把WELL 边界拉开就好了。LOD是没办法避免的，只是怎么减少影响，或者让影响一致就好（就是不引入新的Mismatch），另外LOD主要是STRESS的影响，同样的拉大面积，对N、P的趋势是相反的（我指的是VT和IDSAT的变化趋势）。

krr

   

大江南北 发表于 2023-6-30 13:56
通常看看关键器件，关键路径FP的位置对不对，这是一方面，另一方面看看wpe加的是否满足foundry的要求，比 ...

已经定位到了是其中一个P跨导管影响最大，dummy加了超过2um了，结果还是没改善

大江南北

   

krr 发表于 2023-6-29 15:14
前辈，我现在抽取PEX时，选择的noRC，后仿真的结果与前仿真相差较大，应该是LOD、WPE这些效应导致的，那 ...

通常看看关键器件，关键路径FP的位置对不对，这是一方面，另一方面看看wpe加的是否满足foundry的要求，比如T家的wpe是2um，还有就是sti，能合并的SD尽量合并及加dummy，避免sti ，关键器件的位置尽量靠模块中间位置放置